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    半導體封裝包含：基板、裸晶以及複數條第一銲線。該基板包含：複數個電源供應球，位於該基板的第一表面上；第一金屬導體，位於該基板的第二表面上；以及至少一通孔，用以將電源供應球耦接至該基板的該第一金屬導體。該裸晶包含：複數個銲墊，位於該裸晶的第一表面上；第一金屬導體，位於該裸晶的第二表面上；以及至少一通孔，用以將銲墊耦接至該裸晶的該第一金屬導體。該複數條第一銲線係用以將該基板的該第一金屬導體耦接至該裸晶的該第、一金屬導體。
    公开号:TW201308545A
    申请号:TW101111373
    申请日:2012-03-30
    公开日:2013-02-16
    发明作者:Aaron Willey；Yantao Ma
    申请人:Nanya Technology Corp；
    IPC主号:H01L23-00
    专利说明:
    半導體封裝及形成半導體封裝的方法
    本發明係關於半導體封裝，尤指具有低電源供應電感的半導體封裝結構。
    在現代化的電腦與電子產品中，記憶體的使用相當普遍，例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)及邏輯元件(Logic device)，而這些記憶體元件通常被封裝(packaged)為一個半導體晶片(chip)。舉例來說，動態隨機存取記憶體的一個封裝範例係為將半導體動態隨機存取記憶體之裸晶(die)置於單層基板(single layer substrate)下方所構成，而此種方式常被稱為晶片上板(Board-on-Chip，BOC)的設計。裸晶的一側包含複數個銲墊(bond pad)，並可將其視為一電路側(circuit side)，而基板亦具有一電路側，其包含電源供應焊球(power supply soldering ball)型式的複數條內部導電性走線(conductive trace)及複數條外部接觸點(contact)。動態隨機存取記憶體的封裝係藉由將裸晶之電路側接合(bond)至基板的背側(亦即非電路側)來完成，然後再利用複數條銲線(wire bond)來將複數條走線耦接至複數個銲墊。此外，還有板上晶片(Chip-on-Borad，COB)設計以及微間距球柵式陣列(Fine Ball Grid Array，FBGA)設計等其他的封裝架構，而此兩者封裝架構皆具有將電源供應球(power supply ball)耦接至銲墊的相同概念。因此，為求簡潔，將以晶片上板的設計做為後續說明的參考範例，。
    請參閱第1A圖、第1B圖及第1C圖，其中第1A圖、第1B圖及第1C圖分別代表了習知晶片上板之動態隨機存取記憶體封裝10的上視圖、第一側視圖以及第二側視圖。如第1A圖所示，封裝基板15包含複數個電源供應球22、24及26以及動態隨機存取記憶體裸晶30(以虛線輪廓表示)。基板15係為具有中空區(hollow middle section)的矩形，其中中空區的下方可接觸到裸晶30。如第1A圖與第1C圖所示，裸晶30具有複數個銲墊32、34及36，其中複數個銲墊位於裸晶30的中央區(centre section)，並經由封裝基板15的中空區而顯露於外。從一側邊的角度來看，第1B圖所示之第一側視圖顯示出接合至裸晶30之封裝基板15，也顯示出封裝基板15之電路側上包含電源供應球26的複數個電源供應球。第1C圖顯示了封裝基板15與裸晶30上的銲墊32之間的銲線連接，其中銲線42將銲墊32耦接至封裝基板15中的複數條導電性走線(並未顯示於圖中)，而封裝基板15接著被耦接至電源供應球22。此外，銲線連接僅止於由封裝基板15之電路側連接至裸晶30之電路側。
    請參閱第2圖，第2圖係為複數個銲墊與複數個電源供應球之間的電路連接示意圖。於第2圖中，為簡化說明，僅顯示單一輸出電路。該輸出電路包含一輸出驅動器(output driver)，其中該輸出驅動器係耦接於兩個電源供應球24、26以及耦接於電源供應軌VSSQ與電源供應軌VDDQ之輸出電壓端DQ_Out之間，此外，輸出電壓端DQ_Out係耦接於電源供應軌VDDQ_EXT與電源供應軌VSSQ_EXT(接地端)之間，並經由另一電源供應球22來做為電路輸出。電源供應球24及26分別耦接至銲墊34及36，以及電源供應球22係耦接至銲墊32。電流則是在電源供應軌VSSQ與電源供應軌VDDQ之間升降，而此電路切換(switching)會導致在電源供應軌(power supply rail)上產生大量的電感性同步切換輸出雜訊(Simultaneous Switching Output Noise，SSO Noise)。
    降低上述電感的方法之一為增加銲線的厚度，但因為可使用的銲線數量會被封裝中的可用空間所限制，所以該方法並不是非常有效的。現今的封裝設計多半具有擁擠的路由環境(routing environment)，此外，使用較厚的銲線將會涉及增加基板的尺寸，亦即無法提供一個有效解決降低高速同步切換輸出雜訊的方案。因此，現代化高速輸入/輸出(Input/output，I/O)封裝設計便需要具備電源供應電感最小化以及小尺寸基板的條件。
    有鑑於此，本發明的目的之一在於提供一種動態隨機存取記憶體封裝，其可降低電感量並可提供較大的表面區域以供接合。
    依據本發明的一實施例，其揭示一種半導體封裝，包含有：一基板，其包含位於該基板的一第一表面上的複數個電源供應球、位於該基板的一第二表面上的一第一金屬導體，以及用以將一電源供應球耦接至該基板之該第一金屬導體的至少一通孔；一裸晶，其包含位於該裸晶的一第一表面上的複數個銲墊、位於該裸晶的一第二表面上的一第一金屬導體，以及用以將一銲墊耦接至該裸晶之該第一金屬導體的至少一通孔；以及複數條第一銲線，係用以將該基板的該第一金屬導體耦接至該裸晶的該第一金屬導體。
    依據本發明的一實施例，其另揭示一種形成一半導體封裝的方法，包含有：提供一基板，其中該基板的一第一表面上包含複數個電源供應球；於該基板的一第二表面鍍上一第一金屬導體；形成至少一通孔，其中該通孔係將一電源供應球耦接至該基板的該第一金屬導體；提供一裸晶，其中該裸晶的一第一表面上包含複數個銲墊；於該裸晶的一第二表面鍍上一第一金屬導體；形成至少一通孔，其中該通孔係將一銲墊耦接至該裸晶的該第一金屬導體；以及將該基板的該第一金屬導體耦接至該裸晶的該第一金屬導體。
    因此，本發明的目的之一在於提供一種具有降低電感量卻仍保有小尺寸基板的半導體封裝結構。用來實現本發明之目的複數個實施例將詳述如下。
    在本發明所揭露的實施例中，係以降低接地電源供應軌(ground power supply rail)(以VSSQ表示)之電感來做為說明參照。用來降低於接地電源供應軌VSSQ之電感的方法涉及建立一共用接地參考點(common ground reference point)，而該共用接地參考點可免除對於一個隔離接地點(isolated ground point)或多個接地點(ground point)的需求。由於接地端一直都是相同的，因此，使用一個共同接地參考(common ground reference)而仍允許不同電源VCC/VDDQ的量值是較為實際的，也就是說，當電流需求有所改變時，可使用不同的電源供應球來做為電源供應軌VDDQ，而接地電源供應軌VSSQ仍然維持在相同的電位(potential)。然而，對於熟習技藝者來說，以下所述之方法與原則同樣可應用至電源供應軌VDDQ而不違反本發明之發明精神。換言之，降低接地電源供應軌VSSQ之電感係為一較佳實施例，但本發明並不侷限於此。
    在以下說明中，雖然本發明之發明精神係參照動態隨存取記憶體封裝來加以描述之，然而，對於熟習技藝者來說，應該能夠輕易地將本發明之實施例所揭示的概念應用至其他記憶體元件，例如邏輯元件(logic device)。此外，雖然本發明所搭配之圖示係為說明晶片上板動態隨機存取記憶體之封裝設計，但熟習技藝者應可瞭解，以下所述之概念亦可應用至其他封裝設計，例如板上晶片或是微間距球柵式陣列設計。
    如上所揭示，本發明於半導體封裝(例如，動態隨機存取記憶體)中使用一共同接地參考，其中該共同接地參考可利用於裸晶的背側以及封裝基板的背側鍍上金屬或其他導電性鍍層(plating)來加以實作出。接下來，上述之背側金屬薄層(plate)/背側導體會耦接在一起，使得整個封裝會具有一個共同電源供應參考(common power supply reference)的薄層，而此種穩固的共同接地參考係意味著，於同步切換輸出(Simultaneous Switching Output，SSO)在接地電源供應軌VSSQ與電源供應軌VDDQ之間切換的期間，電壓降(voltage drop)會被最小化，因而降低VSSQ電源供應軌所產生之電感。此外，提供共同接地參考之封裝方式另具有增加可用空間以供裸晶與封裝基板之間進行銲線連接的附加優點。
    請參閱第3圖，第3圖係為包含一封裝基板與一裸晶之半導體封裝100之底視圖，其中該封裝基板之背側與該裸晶之背側均已鍍上一導體(例如，金)。封裝基板背側導體119及裸晶背側導體132係藉由複數條電源VSS銲線145而耦接在一起，因而形成該封裝基板及該裸晶之一共同接地參考鍍層。此外，複數條電源VSS銲線145並未耦接至該裸晶之電路側或該封裝基板之電路側。
    由第1A圖、第1B圖及第1C圖所示之習知技術可知，銲線42將裸晶30上的銲墊22耦接至封裝基板15上的複數條基板走線，其中封裝基板15係與電源供應球22電性導通，此外，僅於裸晶30之電路側至封裝基板15之間產生耦接。本發明之動態隨機存取記憶體封裝100係使用一種後至前(back-to-front)(亦即，背側至電路側)的耦接機制，來同時實現動態隨機存取記憶體封裝100之共同接地參考，並增加用來進行銲線連結(wire bonding)之可用空間。另外，為了實現上述之後至前耦接，在該封裝基板及該裸晶之中，使用了複數個通孔(via)。
    請參閱第4圖，第4圖係為動態隨機存取記憶體封裝100之裸晶130的上視圖、側視圖以及底視圖。如第4圖所示，裸晶130之電路側具有複數個銲墊，其中該複數個銲墊包含位於裸晶130中央區的銲墊44，以上所述係繪示於第4圖中的上視圖中。本發明將裸晶130之電路側連接至裸晶130之背側的複數個矽通孔(through silicon via，TSV)，其包含耦接至銲墊44的矽通孔150(用來將銲墊44耦接至接地端)，如第4圖所示，當該複數個矽通孔直接形成於該複數個銲墊下方時，該複數個矽通孔會將該複數個銲墊耦接至裸晶背側導體132(於此實施例中，亦即接地電源供應軌VSSQ)。請注意，矽通孔為半導體封裝中常用的技術，而形成矽通孔的方法有很多，舉例來說，像是經常用於記憶體元件之矽深蝕刻(deep silicon etching)的電漿蝕刻技術(plasma etch technology)，因此，形成該複數個矽通孔的方法並不侷限於一特定製程，再者，產生該複數個矽通孔並不侷限於生產過程中的某一特定階段，舉例來說，先通孔(via-first)及後通孔(via-last)製程皆是半導體技術領域之中眾所皆知的製程技術。
    第4圖中的底視圖顯示了裸晶130之背側(已鍍上背側導體132)以及該複數個矽通孔的位置(於此實施例中，係對應於該複數個銲墊的位置)。該複數個矽通孔將該複數個銲墊直接耦接至接地端，然而，於習知技術中，銲墊則是經由銲線、基板走線及電源供應球而耦接至接地端，因此，利用該裸晶之背側來做為封裝100之共用接地參考，以及將該複數個銲墊內部地耦接至背側導體132的方式，可減少裸晶130之電路側所需銲線的數量，並使得該裸晶有更大的區域以供將該複數個銲墊耦接至電源供應軌VDDQ之用。另外，使用該共同接地參考的方法提供了更佳的電流迴路(current return path)及迴路電感(loop inductance)，用以處理再更高速的輸入/輸出設計。
    如第2圖之電路示意圖所示，電源供應球22係耦接於接地端(接地電源供應軌VSSQ)。於本發明之封裝100中，封裝基板之背側導體119(如第3圖所示)係做為封裝100之共同接地參考。為了使背側導體119與封裝基板之電路側上的複數個電源供應球之間形成連接，複數個矽通孔係形成於該封裝基板之中。
    請連同第4圖及第3圖來參閱第5圖，第5圖係為將第4圖所示之裸晶130配裝至封裝100之後的側視圖，其中封裝100包含於封裝基板115之中的複數個矽通孔117、裸晶130，以及連接封裝基板背側導體119與裸晶背側導體132的複數條電源VSS銲線145。為求簡潔，僅顯示位於裸晶130中的單一通孔150，而通孔150係用以將裸晶之電路側上的銲墊44耦接至背側導體132，並以垂直虛線來表示通孔150。此外，位於封裝基板115之通孔117亦顯示於第5圖之中，用來說明電源供應球122如何連接至封裝背側導體119。請注意，位於裸晶130之電路側之複數個銲墊仍然需要複數條銲線，用來將該複數個銲墊經由封裝基板115中的複數條走線耦接至電源供應軌VDDQ。然而，上述封裝基板115及裸晶130中該複數個通孔的使用，意味著耦接至接地電源供應軌VSSQ的機制係為前至後(front-to-back)(電路側至背側)，因此，裸晶130之電路側上所需銲線的數量大約可減少一半。
    由於裸晶130之電路側上銲墊的位置與排列以及封裝基板115之電路側上的走線及電源供應球並不需要作修改，因此，本發明在產業界中可輕易地實作出來。再者，當本發明被應用以降低電源供應軌VDDQ，且需要多於一個的共同電源供應參考VDDQ時，背側薄層可被分離，因而允許電源供應球得以耦接至多種不同的共用供應電源(common supply potential)。
    此外，可於標準裸晶製程中形成裸晶中的矽通孔，以及可於封裝製程(package assembly process)中形成封裝基板之鍍層及封裝基板中的通孔。由於穩固的共同接地參考係來自於背側鍍層，因此，當電壓切換的時候，接地電源供應軌VSSQ與電源供應軌VDDQ之間的電壓降仍然會維持不變，是故訊號雜訊比(Signal Noise Ration，SNR)會大幅改善。在傳統的記憶體封裝中，電感雜訊可達400毫伏之多，而本發明則可將電感雜訊降低為十分之一。
    簡而言之，本發明具有降低電感量以及增加用於接合之可用空間的雙重優點。利用通孔來進行接地電源供應軌VSSQ耦接(而不是利用銲線)可降低電感量與雜訊，以及利用背側鍍層可使整個封裝100具有穩固的共同接地參考。此外，維持習知的接地電源供應軌VSSQ連接方式而運用本發明提出之架構來達到共同電源供應參考VDDQ，亦是可行的。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    10、100．．．封裝
    15、115．．．封裝基板
    22、24、26、122．．．電源供應球
    30、130．．．裸晶
    32、34、36、44．．．銲墊
    42、145．．．銲線
    117、150．．．矽通孔
    119、132．．．背側導體
    VDDQ、VDDQ_EXT、VSSQ、VSSQ_EXT．．．電源供應軌
    PUPF、PDN、DQ_OUT．．．電壓端
    第1A圖係為習知之裸晶及封裝的上視圖。
    第1B圖係為習知之裸晶及封裝的第一側視圖。
    第1C圖係為習知之裸晶及封裝的第一側視圖。
    第2圖係為第1圖所示習知之裸晶及封裝的電路連接示意圖。
    第3圖係為本發明動態隨機存取記憶體封裝的一實施例的底視圖。
    第4圖係為第3圖所示之裸晶的三種視圖。
    第5圖係為第3圖所示之動態隨機存取記憶體封裝的側視圖。
    100．．．半導體封裝
    119．．．封裝基板背側導體
    132．．．裸晶背側導體
    145．．．銲線
    权利要求:
    Claims (20)
    [1] 一種半導體封裝，包含：一基板，包含：複數個電源供應球，位於該基板的一第一表面上；一第一金屬導體，位於該基板的一第二表面上；以及至少一通孔，用以將一電源供應球耦接至該基板的該第一金屬導體；一裸晶，包含：複數個銲墊，位於該裸晶的一第一表面上；一第一金屬導體，位於該裸晶的一第二表面上；以及至少一通孔，用以將一銲墊耦接至該裸晶的該第一金屬導體；以及複數條第一銲線，用以將該基板的該第一金屬導體耦接至該裸晶的該第一金屬導體。
    [2] 如申請專利範圍第1項所述之半導體封裝，另包含：複數條第二銲線，用以將至少一銲墊耦接至至少一電源供應球，其中該銲墊並未耦接至該裸晶的該第一金屬導體，以及該電源供應球並未耦接至該基板的該第一金屬導體。
    [3] 如申請專利範圍第1項所述之半導體封裝，其中該裸晶的該第一金屬導體及該基板的該第一金屬導體係為該半導體封裝的一共同接地參考。
    [4] 如申請專利範圍第1項所述之半導體封裝，其中該裸晶的該第一金屬導體及該基板的該第一金屬導體係為該半導體封裝的一共同電源供應參考。
    [5] 如申請專利範圍第1項所述之半導體封裝，其中該基板另包含：一第二金屬導體，位於該基板的該第二平面上；以及至少一通孔，用以將一電源供應球耦接至該基板的該第二金屬導體；該裸晶另包含：一第二金屬導體，位於該裸晶的該第二平面上；以及至少一通孔，用以將一電源供應球耦接至裸晶的該第二金屬導體；以及該半導體封裝另包含：複數條第三銲線，用以將該基板的該第二金屬導體耦接至該裸晶的該第二金屬導體；其中該複數個第一金屬導體與該複數個第二金屬導體係為相異之複數個電源供應。
    [6] 如申請專利範圍第5項所述之半導體封裝，其中該複數個第一金屬導體係為該半導體封裝的一共同接地參考，以及該複數個第二金屬導體係為該半導體封裝的一共同電源供應參考。
    [7] 如申請專利範圍第1項所述之半導體封裝，其中該裸晶的該第一金屬導體及該基板的該第一金屬導體均以鍍金來形成。
    [8] 如申請專利範圍第1項所述之半導體封裝，其係為一動態隨機存取記憶體封裝。
    [9] 如申請專利範圍第8項所述之半導體封裝，其具有一晶片上板之架構。
    [10] 如申請專利範圍第8項所述之半導體封裝，其具有一板上晶片之架構。
    [11] 如申請專利範圍第8項所述之半導體封裝，其具有一微間距球柵式陣列之架構。
    [12] 如申請專利範圍第1項所述之半導體封裝，其係為一邏輯元件記憶體封裝。
    [13] 一種形成一半導體封裝的方法，包含：提供一基板，其中該基板的一第一表面上包含複數個電源供應球；於該基板的一第二表面鍍上一第一金屬導體；形成至少一通孔，其中該通孔係將一電源供應球耦接至該基板的該第一金屬導體；提供一裸晶，其中該裸晶的一第一表面上包含複數個銲墊；於該裸晶的一第二表面鍍上一第一金屬導體；形成至少一通孔，其中該通孔係將一銲墊耦接至該裸晶的該第一金屬導體；以及將該基板的該第一金屬導體耦接至該裸晶的該第一金屬導體。
    [14] 如申請專利範圍第13項所述之方法，其中將該基板的該第一金屬導體耦接至該裸晶的該第一金屬導體的步驟包含：提供複數條第一銲線；以及利用該複數條第一銲線來將該基板的該第一金屬導體耦接至該裸晶的該第一金屬導體。
    [15] 如申請專利範圍第14項所述之方法，另包含：提供複數條第二銲線；以及利用該複數條第二銲線來將至少一銲墊耦接於至少一電源供應球；其中該銲墊並未耦接至該裸晶的該第一金屬導體，以及該電源供應球並未耦接至該基板的該第一金屬導體。
    [16] 如申請專利範圍第13項所述之方法，其中該裸晶的該第一金屬導體及該基板的該第一金屬導體係為該半導體封裝的一共同接地參考。
    [17] 如申請專利範圍第13項所述之方法，其中該裸晶的該第一金屬導體及該基板的該第一金屬導體係為該半導體封裝的一共同電源供應參考。
    [18] 如申請專利範圍第13項所述之方法，另包含：於該基板的該第二表面鍍上一第二金屬導體；形成至少一通孔，其中該通孔係將一電源供應球耦接至該基板的該第二金屬導體；於該裸晶的該第二表面鍍上一第二金屬導體；形成至少一通孔，其中該通孔係將一銲墊耦接至該裸晶的該第二金屬導體；以及將該基板的該第二金屬導體耦接至該裸晶的該第二金屬導體；其中該複數個第一金屬導體與該複數個第二金屬導體係為相異之複數個電源供應。
    [19] 如申請專利範圍第18項所述之方法，其中該複數個第一金屬導體係為該半導體封裝的一共同接地參考，以及該複數個第二金屬導體係為該半導體封裝的一共同電源供應參考。
    [20] 如申請專利範圍第18項所述之方法，其中將該基板的該第二金屬導體耦接至該裸晶的該第二金屬導體的步驟包含：提供複數條第三銲線；以及利用該複數條第三銲線來將該基板的該第二金屬導體耦接至該裸晶的該第二金屬導體。
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    引用文献:
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